求解CDCE62005相关问题!!

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  • 秀才70分

    自己设计的6678原理图,FPGA+DSP6678,FPGA控制6678上电,DSP时钟由2级CDCE62005提供,第一级由外接参考时钟25M晶体提供;第二级由第一级产生100M做参考,大体原理是参考开发板设计,相关电路也是采用开发板设计,PD是一上电就拉高。通过软件工具和手册配置了两级62005寄存器输出100M,现象是所有输出均没有,PLL_LOCK长低;经测量电源均正常;

    1  晶体没有起振,晶体是一端接地,另一端接到芯片AUXIN管脚,还有并到地上47pf电容,晶体的输出负载电容是8pf,两者匹配吗?怎么计算出的?;晶体起振是需要软件配置后起振,还是上电后起振?

    2  第一级62005没有pri,sec输入,只有AUXIN,在软件配置的时候,pri必须要加上25M,在后面的LOOP FILTER TOOL中才能计算出正确的值来,是这样的吗?是不用输上PRI25M,还是要加上25M到后面smart mux上选择AUX?红色处全是0

     

    3  第一级把pri输入改成25M以后,可以生成正确的REG文件,通过SPI写入到RAM后,PLL_LOCK还是0;端口没有输出!

    4  reg 6寄存器 ENCAL_MODE 选择的是 startup模式,仍然依旧。。。。

    很急  谢谢 高手 专家 指点迷津  谢谢

  • 秀才70分

    自己设计的6678原理图,FPGA+DSP6678,FPGA控制6678上电,DSP时钟由2级CDCE62005提供,第一级由外接参考时钟25M晶体提供;第二级由第一级产生100M做参考,大体原理是参考开发板设计,相关电路也是采用开发板设计,PD是一上电就拉高。通过软件工具和手册配置了两级62005寄存器输出100M,现象是所有输出均没有,PLL_LOCK长低;经测量电源均正常;

    1  晶体没有起振,晶体是一端接地,另一端接到芯片AUXIN管脚,还有并到地上47pf电容;晶体起振是需要软件配置后起振,还是上电后起振?

    2  第一级62005没有pri,sec输入,只有AUXIN,在软件配置的时候,pri必须要加上25M,在后面的LOOP FILTER TOOL中才能计算出正确的值来,是这样的吗?是不用输上PRI25M,还是要加上25M到后面smart mux上选择AUX?红色处全是0

     

    3  第一级把pri输入改成25M以后,可以生成正确的REG文件,通过SPI写入到RAM后,PLL_LOCK还是0;端口没有输出!

    4  reg 6寄存器 ENCAL_MODE 选择的是 startup模式,仍然依旧。。。。

    很急  谢谢 高手 专家 指点迷津  谢谢

    AUXIN参考晶振输入25MHZ,所有输出100MHZ LVDS,麻烦大神给个寄存器设置,我核对一下。。。

  • 榜眼22350分

    晶振起振是上电就应该有的。同配置无关

    如果没有Pri和Sec。晶振接Aux就可以了。在设置里选择一下输入就Ok了

  • 秀才70分
    谢谢您的回答,aux的输入直接接到芯片上,不用对地接个电容吧。 通过SPI读我写过的寄存器,结果发现是eeprom里的数,配置没有生效?spi读写除了命令不一样外,还有什么影响往里面写数呢? 谢谢
  • 状元80465分

    CDCE62005的XIN1集成了8~10pF的片上电容,因此在计算和负载电容匹配的容抗时要把这个电容考虑进去。

    比如您现在电容是8pF的负载电容,那么如果不考虑片上集成的电容的话,XIN1和XIN2的电容值应该等于16pF,16//16=8pF,而而实际XIN1有8pF电容,所以需要接在XIN1的电容值为8pF即可。这样(8+8)//16=8pF。

  • 秀才70分
    谢谢您! 还有个问题请教,就是62005手册上没有给出在power on reset之后,配置数据会从eeprom搬至ram内,这中间有个delay,会有延时,这个延时时间是多少呢? 现在有这么个情况,一直往固定寄存器里面写,能输出想要的频率;只是配置一次的时候发现还是eeprom里面得数,现在怀疑在spi配置的时候,eep搬数的过程还没结束! 谢谢!
  • 榜眼22350分

    你去ti官网上下载这个pdf文档SCAU024–September 2008

    里面有他的原理图

    http://www.ti.com/lit/pdf/scau024

  • 秀才70分
    谢谢 现在第一级输出已经正常了,pll lock正常拉高,各路输出频率也对。 第二级的参考时钟是第一级给的100M,现在第二级的问题是输出有了,pll lock有高有低,不是常高,我怀疑是里面的loop filter tool的参数没有设置好,在设置的时候是凑的能不报错就行。虽然能输出但是还是有差距。 想问下,c1 c2 c3 r2 r3是怎么调呢?往大还是小?或者有个公式什么的?谢谢
  • 状元80465分

    c1 c2 c3 r2 r3这几个就可以使用您上面使用的loop filter Tool。

    先把External LPC勾上,然手手动将需要的loop bandwidth填写进去,然后点击Suggest RC's 就出来了。