6713不能稳定boot

Teng Zhang3 说：

在什么范围内才能保证DSP正确读取flash的数据。

NOR flash是异步接口，只有快了才可能不超出NOR flash的电气要求，慢总是可以正确读取的。

Teng Zhang3 说：

还有在boot开始，DSP内部没有代码，ce的输出时钟ECLKOUT这个时钟是多少呢？

你这个问题跟这个频率不会有什么关系，可能是复位时序有问题。是不是没有加复位延时电路？只是加了个电容电阻做延时，这是做单片机的做法。

万分感谢您的解答！

1.怎么解释不能Boot的时候ce0和ce1有同时拉低的情况？

2,.附上我们上电时的复位波形图

上电后复位信号被上拉电阻拉至高电平。此时FPGA开始配置，2秒钟后，FPGA配置完成，向DSP复位引脚给出1.23秒的低电平，然后拉高900毫秒，再给出一个100毫秒的低电平。DSP复位后，复位引脚释放

#1. 你的板子有时能起来，有时不能，这肯定是硬件哪里的问题。尤其CE0/1同时为低，你看是焊接有问题，还是CE0/1都接到FPGA了？FPGA对这两个信号作了什么操作。

#2. 上面复位过程本身没什么问题，上面为什么有毛刺啊？C6713的clock是哪提供的？也是从FPGA来的？

万分感谢您的解答！

焊接已经确认没问题，CE0/1都接到FPGA了，在FPGA中设置成输入。6713的时钟是外部单端晶振产生为30M。目前找了一段时间的原因了，还是没有找到。

#1.下图 回答你前面问的ELKOUT频率的问题：

#2. 焊接做了哪些方面排查呢？能否把FPGA的影响排除掉？实在不行，把FPGA取掉。类似情况说FPGA没问题的情况见得太多了，最后基本上都是FPGA的问题。

#3.  能否提供一下上电后CS0/1+上面RESET的波形图。

Teng Zhang3 说：

CE0/1都接到FPGA了，在FPGA中设置成输入。

想到一点，观察CE0/1波形，看是在什么时候为低的？是FPGA代码跑起来之后就变低了还是一直为低？是一直为低还是高低变化的。