6455 gel文件问题

考虑到既然是你自己重新设计的核心板，GEL文件就需要修改了。get_board_rev根据TI不同版本的EVM板设定的。

要你的板子设定DSP运行的系统频率，首先CLKIN信号，通过Pre−divider(PREDIV)÷1, ÷2,...÷32预分频，然后PLLM_VAL倍频，得到的便是。你可以重编GEL文件直接设定试一试。

ddr2控制器里面有两个输入时钟，一个是pll2从clkin2进来的扩大十倍给clkout和~clkout。还有一个说明书上是说从pll1中得来，那么是不是要改pll1里面的设置呢

ddr2控制器里面有两个输入时钟，一个是pll2从clkin2进来的扩大十倍给clkout和~clkout。还有一个说明书上是说从pll1中得来，那么是不是要改pll1里面的设置呢

ddr2控制器里面有两个输入时钟，一个是pll2从clkin2进来的扩大十倍给clkout和~clkout。还有一个说明书上是说从pll1中得来，那么是不是要改pll1里面的设置呢

您说的这个文档我看过了，关于这几个参数我是明白的，但是就是不知道get_board_rev在gel是根据什么得来的？是外围的拨吗开关还是什么？还有第二个问题就是ddr2的控制器里面有两个时钟输入，说的pll2是给ddr2供时钟的，也就是ddr2的工作时钟，那pll1给的databus的时钟跟pll2给的时钟有什么区别的？就是这两个问题，十分感谢！！！

不是拨码开关决定的，是板子的不同版本号决定的。

The internal data bus clock frequency是由PLL1生成的，内部数据总线时钟，是与芯片内部其他模块之间的数据通道的时钟。

DDR2 bus clock frequency是由PLL2生成的，是DDR2本身这个模块的工作时钟。

之间的区别不用太钻牛角尖。它们之间的影响可以参看：

The internal data bus clock frequency and DDR2 bus clock frequency directly affect the maximum

throughput of the DDR2 bus. The clock frequency of the DDR2 bus is equal to the CLKIN2 frequency

multiplied by 10. The internal data bus clock frequency of the DDR2 Memory Controller is fixed at a

divide-by-three ratio of the CPU frequency. The maximum DDR2 throughput is determined by the smaller

of the two bus frequencies. For example, if the internal data bus frequency is 333 MHz (CPU frequency is

1 GHz) and the DDR2 bus frequency is 267 MHz (CLKIN2 frequency is 26.7 MHz), the maximum data

rate achievable by the DDR2 memory controller is 2.1 Gbytes/sec. The DDR2 bus is designed to sustain a

maximum throughput of up to 2.1 Gbytes/sec at a 533-MHz data rate (267-MHz clock rate), as long as

data requests are pending in the DDR2 Memory Controller.

那ddr2降频是不是降DDR2 bus clock frequency呢？

是的，你说的没错。

可是我看手册里面pll2的pllm是*20 之后再÷2的，貌似降这个频率就是要倍频的系数减少就可以降频了，但是这个pllm可以改吗？

可是我看手册里面pll2的pllm是*20 之后再÷2的，貌似降这个频率就是要倍频的系数减少就可以降频了，但是这个pllm可以改吗？