关于CDCE62005配置相关问题!

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  • 举人900分

    自己设计的6678原理图,FPGA+DSP6678,FPGA控制6678上电,DSP时钟由2级CDCE62005提供,第一级由外接参考时钟25M晶体提供;第二级由第一级产生100M做参考,大体原理是参考开发板设计,相关电路也是采用开发板设计,PD是一上电就拉高。通过软件工具和手册配置了两级62005寄存器输出100M,现象是所有输出均没有,PLL_LOCK长低;经测量电源均正常;

    1  晶体没有起振,晶体是一端接地,另一端接到芯片AUXIN管脚,还有并到地上47pf电容,晶体的输出负载电容是8pf,两者匹配吗?怎么计算出的?;晶体起振是需要软件配置后起振,还是上电后起振?

    2  第一级62005没有pri,sec输入,只有AUXIN,在软件配置的时候,pri必须要加上25M,在后面的LOOP FILTER TOOL中才能计算出正确的值来,是这样的吗?是不用输上PRI25M,还是要加上25M到后面smart mux上选择AUX?红色处全是0

     

    3  第一级把pri输入改成25M以后,可以生成正确的REG文件,通过SPI写入到RAM后,PLL_LOCK还是0;端口没有输出!

    4  reg 6寄存器 ENCAL_MODE 选择的是 startup模式,仍然依旧。。。。

    很急  谢谢 高手 专家 指点迷津  谢谢


  • 状元120150分

    建议到时钟论坛去咨询一下。

  • 举人900分
    谢谢