如下图所示:
This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
Hi,
分立同步的话, 在HSYNC/VSYNC/FID/ACTID中一般只需要用到两个信号即可。 通常在视频ADC里面,ACTID/FID还会被集成在一个pin脚上。
你可以选择HSYNC+VSYNC或者ACTID+VSYNC的模式。
一行里面两个hsync之间的确不是所有数据都有效的。
你的意思是说其实中间会有些行,整行都无效?
那样的话还是建议FPGA先缓存一下,丢弃那些不要的行。
尽量按照通用的制式来会好一些
确认了,不可以
Lines are separated by ACTVID transitioning inactive.
所以只要是ACTVID从active变到inactive, buffer就另起一行了。
你还是用FPGA把波形整对吧。