【多核编程】C6678 SRIO

建议你根据你的PCB布线调整DSP serdes配置中的TX SWING和RX CDR的值，Lattice FPGA侧也可以做相应调整，看是否能有所改善

目前使用的是硬件是 Lattice FPGA开发板 + AMC对接板 + EVM6678。

曾在FPGA端调整过SWING和CDR，没有明显变化。

曾观察过眼图，信号完成性还比较好。

现在的问题：

1. 如果能确定是硬件环境问题，是否通过自制板将FPGA+6678紧密连在一起就能解决问题？

2. 如果是Lattice SRIO IP问题，TI是否验证过和哪家FPGA SRIO连接性能最好？

你这边看到FPGA这边有什么告警信息没有，比如8B/10B编码错误，或者FIFO溢出之类告警。

FPGA只能量信号，没看到告警信息。

1. 有没有做过DSP发送-->FPGA环回-->DSP接收的测试，这样的测试结果有问题吗？

2.如果1.测试有问题， FPGA可以接收PRBS信号吗？可以尝试设置Rapdio IO 发送PRBS序列，FPGA接收，看看是否有误码问题。如果有问题那就需要定位物理层的信号问题，如果没问题，那可能是其他的一些配置问题。

0x02620368 SERDES_CFGTXn_CNTL

TESTPATTERN

设置成000是缺省的模式

010是PRBS7

011是PRBS23

100是PRBS31

我会确认DSP发送-->FPGA环回-->DSP的测试结果，并会尝试发送PRBS序列。

PRBS是干嘛用的？具体值是多少？需要在FPGA端查看接收值是否正确。

PRBS是一串根据多项式生成的数据流，通常FPGA能够接收并且判断有没有误码。

您好，请问怎么根据PCB布线调整RX的CDR或者EQ，有没有相关说明？

CDR和EQ定义见手册，更多的是通过测试来确定。

首先应通过调整TX的SWING来保证眼图质量。